FPGA开发笔记

使用环境:Windows10 Quartus Prime 17.1 Lite

Testbench仿真

1.打开编译功能网表后编译工程

2.新建verilog文件,编写Testbench文件,注意module名与文件名相同。可使用Quartus生成的Testbench模板

3.配置工程仿真选项,选择仿真程序为modelsim-altera,新建Tesebench项目,确保项目名与文件名相同,设置例化器件为U1

4.重新编译工程,打开Modelsim,系统自动导入信号并仿真生成图表

一些不成熟的想法

2021.4.30

在学习编写浮点运算单元时,为了方便测试模块功能,选择了编写Testbench,这样打开modelsim的时候就不用手动导入波形,然后再加激励加时钟信号等等。但是这样做的话,每当Testbench中的数据发生变化,就必须重新编译工程,耗费时间。因此考虑可以编写modelsim的.do文件,将导入波形与赋予激励全部用命令记录下来,同时还可以在导入波形时指定显示的进制,这样只需打开modelsim后导入do文件即可开始仿真,省去了编译的时间;同时还可以考虑制作Python脚本,运行Python脚本后可以自动生成用于测试的随机数写入.do文件,并给出正确运算结果,可以极大节省时间。

注意事项

1.不同always内不可对同一reg赋值

2.注意区分<=与=的区别

上一篇
下一篇